12判断VerilogHDL程序模块是以module开始，以endmodule结尾的。
A.错误
B.正确
12判断在模块中如果没有明确地说明输入、输出端口的数据类型，则其缺省值是位宽为1位的wire型变量。
A.正确
B.错误
13判断下面是用过程赋值语句为异或门和与门建模写的一段程序，该程序正确吗？moduleGate(X1,X2,Y,Overflow);//designblockinputX1,X2;outputY,Overflow;initialbegin#10Y=X1^X2;overflow=X1&&X2;end;endmodule;
A.错误
B.正确
14判断下面是将输入的4位二进制数转换成为两个8421BCD码的程序，该程序正确吗？module_4bitBIN2bcd(Bin,BCD1,BCD0);input[3:0]Bin;outputreg[3:0]BCD1,BCD0;always@(Bin)begin{BCD1,BCD0}=8’h00;if(Bin<10)beginBCD1=4’h0;BCD0=Bin;endelsebeginBCD1=4’h1;BCD0=Bin-4’d10;endendendmodule
A.错误
B.正确
15判断下面是一个4位的双向移位寄存器程序，该程序正确吗？moduleUniversalShift(S1,S0,Din,Dsl,Dsr,Q,CP,CLR_);inputS1,S0;//SelectinputsinputDsl,Dsr;//SerialDatainputsinputCP,CLR_;//ClockandResetinput[3:0]Din;//ParallelDatainputoutput[3:0]Q;//Registeroutputreg[3:0]Q;always@(posedgeCPornegedgeCLR_)if(~CLR_)Q<=4’b0000;elsecase({S1,S0})2’b00:Q<=Q;//Nochange2’b01:Q<={Dsr,Q[3:1]};//Shiftright2’b10:Q<={Q[2:0],Dsl};//Shiftleft2’b11:Q<=Din;//Parallelloadinputendcaseendmodule
A.错误
B.正确
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